SPI时钟极性与相位配置对时序的影响
在STM32F103系列微控制器中，SPI外设的最高主频可达36MHz，这一频率下时序容错空间被极度压缩。时钟极性（CPOL）和时钟相位（CPHA）的选择直接决定了数据采样与数据输出的有效窗口。若配置不当，即使总线物理连接完美，数据也会因建立时间（Setup Time）或保持时间（Hold Time）不足而产生误码。特别是在驱动高速Flash或ADC时，必须严格对照从设备数据手册，计算时钟周期是否满足其最小时钟低电平/高电平时间要求。
STM32的SPI控制器允许通过软件灵活切换CPOL和CPHA模式，但在高主频场景下，建议优先采用CPOL=0, CPHA=1（模式3）或CPOL=1, CPHA=0（模式2）。这两种模式在时钟边沿触发数据采样，能更好地规避时钟线抖动带来的风险。实际调试中，需使用示波器捕获SCK引脚波形，验证时钟占空比是否接近50%，并确认MISO/MOSI数据线在SCK有效边沿到来前已稳定。若发现数据跳变，应调整GPIO推挽输出速度配置，将其设为高速档以提升边沿陡峭度。
DMA传输机制对CPU负载的优化策略
当SPI以36MHz全速运行时，CPU若通过轮询方式处理每个字节，将产生巨大的开销，极易导致系统实时性下降甚至数据溢出。利用DMA（直接存储器访问）通道，可以将SPI数据收发与CPU主循环解耦。STM32F103的SPI_TX和SPI_RX分别对应DMA1的通道3和通道4，配置时需确保DMA缓冲区地址与SPI数据寄存器正确映射。通过设置DMA循环模式或半传输中断，可以实现连续数据流的无缝搬运，使CPU仅关注业务逻辑，从而释放宝贵的算力资源。
在实现全双工高速传输时，TX DMA和RX DMA的同步控制至关重要。由于SPI是同步串行接口，发送和接收必须严格对齐。若仅开启TX DMA而依赖RX中断，可能会因中断延迟导致接收缓冲区溢出。更稳健的方案是启用双DMA通道，并配合SPI错误中断进行状态监控。此外，需注意DMA传输完成后，SPI控制器的状态标志位清理顺序，避免因标志位未复位导致后续传输启动失败。对于大块数据传输，建议将DMA缓冲区对齐到32位边界，以匹配STM32的内存访问特性，提升吞吐量效率。
硬件布线与信号完整性处理
在PCB设计阶段，SPI高速信号的走线质量直接决定了通信的稳定性。STM32F103的SPI引脚输出驱动能力有限，在36MHz频率下，长距离传输或多负载连接极易引发信号反射和振铃现象。关键信号线SCK、MOSI、MISO应尽量保持等长，并紧贴GND平面走线，以控制特征阻抗在50欧姆左右。对于超过10厘米的走线，建议串联22-33欧姆的限流电阻，以抑制边缘反射，减少电磁干扰（EMI）。
电源完整性也是不可忽视的一环。STM32F103的VDD和VSS引脚附近必须放置去耦电容，推荐组合为100nF陶瓷电容并联10nF电容，以滤除高频噪声。SPI从设备如Flash芯片的VCC引脚同样需要独立去耦。若系统中存在模拟电路，SPI的高速翻转噪声可能通过电源或地平面耦合至模拟部分，导致ADC采样值漂移。此时，可采用分割地平面的策略，或在SPI时钟引脚与地之间并联小容值电容进行滤波，但需权衡由此带来的时钟边沿变缓对时序的影响。
软件层面的时钟分频与状态检查
在实际工程中，SPI外设的时钟源通常来自APB2总线，其频率固定为72MHz。SPI控制器内部的分频系数决定了最终输出的SCK频率。分频系数由SPI_CR1寄存器中的BR位控制，可选预分频系数为2、4、8、16、32、64、128、256。在36MHz目标频率下，若APB2为72MHz，则分频系数应设为2。然而，若系统存在动态时钟缩放或外部晶振偏差，需动态计算并更新BR位，确保SCK频率严格符合从设备要求。
软件轮询状态标志位是SPI通信的基础，但在高速模式下，频繁读取SR（状态寄存器）会增加指令开销。建议采用“忙-等待”循环，但需设置合理的超时机制，防止因硬件故障导致程序死锁。在启动SPI传输前，务必检查SPI_SR寄存器中的TXE（发送缓冲区空）和RXNE（接收缓冲区非空）标志。对于多字节传输，应确保在发送一个字节后，等待BUSY或TXE标志变为有效，以确认数据完全移位输出。此外，关闭SPI外设前，需先禁用SPI，再复位配置，避免残留状态影响下次初始化。